MCP는 flop사이의 경로로, flop사이의 combination logic delay가 하나 이상의 clock cycle을 취할 수 있도록 허용합니다. 예로 큰 지연이 있는 timing path는 source에서 대상까지 propagate하기 위해 multiple cycle이 허용되도록 설계됩니다. 그림 1과 같은 design에 하나의 clock(2ns)만 있고 2개의 bus에 64bit 추가를 수행하는 예가 있습니다. 가산기의 input bus와 output bus가 등록됩니다. 가산기의 최대 지연은 약 5ns로 추정되며, 레지스터 clock의 주기는 2ns입니다. 가산기는 clock의 time period 이상으로 delay되기 때문에 one clock period 내에서 timing을 맞출 수..
