옥수수 농장

이번 포스팅은 CMOS VLSI design을 공부한 내용이며,깊게 들어간다기보다는 VLSI design에 대한 전반적인 내용을 다룹니다.각 소주제에 관한 세부적인 내용은 따로 포스팅할 예정입니다.Introduction이번 챕터는 VLSI design 과정 중 test에 관련된 내용인데,일반적으로 testing 단계는 chip 생산 과정에서 비용이 많이 드는 과정 중 하나입니다.기술의 발전은 회로의 complexity (복잡성)의 증가로 이어지며,결과적으로 Testing 비용은 complexity에 비례하여 증가하게 됩니다. 일반적인 testing 과정은 다음과 같습니다.Logic verificationTape-out 이전에 수행되며, realistic simulation을 통해 수행Silicon deb..

MCP는 flop사이의 경로로, flop사이의 combination logic delay가 하나 이상의 clock cycle을 취할 수 있도록 허용합니다. 예로 큰 지연이 있는 timing path는 source에서 대상까지 propagate하기 위해 multiple cycle이 허용되도록 설계됩니다.  그림 1과 같은 design에 하나의 clock(2ns)만 있고 2개의 bus에 64bit 추가를 수행하는 예가 있습니다. 가산기의 input bus와 output bus가 등록됩니다. 가산기의 최대 지연은 약 5ns로 추정되며, 레지스터 clock의 주기는 2ns입니다. 가산기는 clock의 time period 이상으로 delay되기 때문에 one clock period 내에서 timing을 맞출 수..